กรุณาใช้ตัวระบุนี้เพื่ออ้างอิงหรือเชื่อมต่อรายการนี้: http://kb.psu.ac.th/psukb/handle/2016/18232
ชื่อเรื่อง: ระบบคืนสัญญาณ บีพีเอสเค คิวพีเอสเค เอ็มพีเอสเค แบบเฟสเดียว ลูปเดียว บนหลักการเฟสล็อคลูปในเทคโนโลยีซีมอส
ชื่อเรื่องอื่นๆ: CMOS Single-Phase, Single-Loop PLL-Based Coherent BPSK/QPSK /m-PSK Demodulator
ผู้แต่ง/ผู้ร่วมงาน: ภาณุมาส คำสัตย์
ฉัตรพิพัฒน์ ชัยชำนาญ
Faculty of Engineering Electrical Engineering
คณะวิศวกรรมศาสตร์ ภาควิชาวิศวกรรมไฟฟ้า
คำสำคัญ: บีพีเอสเค;8-พีเอสเค;คิวพีเอสเค;ระบบกู้คืนสัญญาณ;เอ็มพีเอสเค;ลูปเดียว;เฟสล็อกลูป;คอสทาสลูป;ซีมอส180 นาโนเมตร
วันที่เผยแพร่: 2022
สำนักพิมพ์: มหาวิทยาลัยสงขลานครินทร์
บทคัดย่อ: A general single-phase/single-loop PLL-based m-PSK demodulator is described. The demodulator employs a rising-edge RS flip-flop as a phase detector because of its linear <phase difference>/<average output voltage> over a 0˗2π phase difference. This flip-flop characteristic helps simplify the phase controller design and make it truly modular. The phase controller basically explores a sub-ranging/re-scaling technique similar found in a typical ADC converter. The proposed principle has been verified with discrete-component implementation around 74HCT4046 for demodulating BPSK, QPSK and 8-PSK signals. The modulator prototypes operate under a single supply of 5V achieving a maximum data rate of 40kbps at a carrier frequency around 120-kHz. The discrete-component experimental comparison with a widely-used Costas-Loop BPSK demodulator suggests that the proposed structure offers a competitive performance. The single-phase BPSK and QPSK demodulators based on the proposed technique have also been designed and fabricated in a UMC 0.18-m standard digital CMOS process. The rising-edge RS flip-flop has been constructed from a basic NOR-gate static structure equipped with a delayed-type edge detector. The core of CMOS phase controller employs a simple voltage level shifter incorporating a passive poly-silicon resistor, a constant DC current source and transmission-gate switches where สำ a voltage gain is provided by a resistive source-degenerated amplifier. The demodulator prototypes operate from a single supply of 1.8V. The three-stage voltage-controlled ring oscillator can be tuned from 5 to 150MHz. With a carrier frequency of 60 MHz, the BPSK and QPSK demodulators achieved maximum data rates of 25Mbps and 24Mbps respectively while consuming 1.68mW and 1.92mW. At 10-Mbps data, the BPSK and QPSK demodulators deliver bit-error rates (BER) of 5×10-10 and 6.5×10-10, respectively at the signal-to-noise ratio (SNR) of 16dB for both cases. At the maximum data rates, these BERs have been increased to 3.5×10-7 and 5.5×10-7 for BPSK and QPSK demodulators where the energy per bit figures were at 67 and 80 pJ, respectively.
Abstract(Thai): วิทยานิพนธิ์ฉบับนี้นำเสนอรูปทั่วไปของระบบกู้คืนสัญญาณเอ็มพีเอสเค แบบเฟสเดียว, ลูปเดียว บนพื้นฐานของเฟสล็อกลูป โดยใช้อาร์เอสฟลิปฟลอปแบบขอบขาขึ้นเป็นตัวตรวจจับเฟสเพราะมีความเป็นเชิงเส้นที่ผลต่างเฟสมีค่าตั้งแต่ 0-2π เรเดียน สำหรับฟลิปฟลอบนี้ช่วยให้ง่ายในการออกแบบตัวควบคุมเฟส และมีความเป็นซึ่งสามารถต่อยอดอย่างเป็นระบบได้ พื้นฐานของตัวควบคุมเฟสใช้เทคนิค sub-ranging/rescaling ที่คล้ายคลึงกับการแปลงสัญญาณอะนาล็อกให้เป็นสัญญาณดิจิตอล (ADC) หลักการที่เสนอนี้ได้ผ่านการทดลองด้วยการใช้วงจรดิสครีตที่ใช้งานด้วย 74HCT4046 สำหรับการกู้คืนสัญญาณบีพีเอสเค, คิวพีเอสเค และเอ็มพีเอสเค สำหรับต้นแบบของมอดูเลเตอร์ทำงานที่ไฟเลี้ยง 5V เพื่อให้ได้อัตราการส่งข้อมูล 40kbps ที่ความถี่คลื่นพาห์ 120kHz สำหรับวงจรดิสครีตจะทำการเปรียบเทียบกับวงจรดิสครีตโครงสร้างคอสทาสลูปที่ใช้กันอย่างกว้างขวางเพื่อเปรียบเทียบประสิทธิภาพ และได้ระบบระบบกู้คืนสัญญาณบีพีเอสเค และคิวพีเอสเค แบบเฟสเดียว, ลูปเดียว บนพื้นฐานของเฟสล็อกลูปมาออกแบบและสร้างบนกระบวนการซีมอส UMC 0.18 ไมโครเมตร โดยอาร์เอสฟลิปฟลอปแบบขอบขาขึ้น จะมีอาร์เอสแลตซ์ที่มีโครงสร้างพื้นฐานแบบคงที่ของลอจิกนอร์เกตที่มีตัวตรวจจับขอบแบบหน่วงเวลา โดยส่วนหลักของตัวควบคุมเฟสจะใช้การเลื่อนระดับของแรงดันอย่างง่ายที่เกิดจากการผสมผสานของตัวต้านทานโพลิ-ซิลิกอน, กระแสคงที่ดีซี และทรานมิสชั่นเกตสวิตซ์ สำหรับส่วนของการขยายสร้างจากวงจรขยายซอสร่วมแบบดีเจนเนอเรชั่นที่ใช้ตัวต้านทาน ต้นแบบดีมอดูเลเตอร์ใช้ที่ไฟเลี้ยงเดี่ยว 1.8V สำหรับวงจรออสซิสเลเตอร์ที่ควบคุมด้วยแรงดันใช้แบบริงออสซิลเลเตอร์สามขั้นที่มีช่วงปรับความถี่ตั้งแต่ 5-150MHz ระบบบีพีเอสเค และคิวพีเอสเคใช้งานที่ความถี่คลื่นพาห์ 60MHz ที่มีอัตราการส่งข้อมูลสูงสุด 25Mpbs และ24Mbps ตามลำดับ และมีการใช้พลังงาน 1.68mW และ1.92mW ตามลำดับ และที่อัตราการใช้ข้อมูล 10Mbps ของบีพีเอสเค และคิวพีเอสเคมีค่า bit error rate (BER) เท่ากับ 5x10-10 และ 6.5x10-10 ที่ signal-to-noise ratio (SNR) เท่ากับ 16dB และที่อัตราการใช้ข้อมูลสูงสุดของบีพีเอส และคิวพีเอสเคจะมีค่า BER ที่เพิ่มขึ้นเท่ากับ 3.5x10-7 และ 5.5x10-7 สำหรับบีพีเอสเค และคิวพีเอสเค ดีมอดูเลเตอร์จะมีค่าพลังงาน/บิต เท่ากับ 67 and 80 พิโกจูล ตามลำดับ
รายละเอียด: วิศวกรรมศาสตรมหาบัณฑิต (วิศวกรรมไฟฟ้า), 2565
URI: http://kb.psu.ac.th/psukb/handle/2016/18232
ปรากฏในกลุ่มข้อมูล:210 Thesis

แฟ้มในรายการข้อมูลนี้:
แฟ้ม รายละเอียด ขนาดรูปแบบ 
6110120089.pdf19.38 MBAdobe PDFดู/เปิด


รายการนี้ได้รับอนุญาตภายใต้ Creative Commons License Creative Commons